崗位職責：

參與MIMICPCIeGen6speedbridge的架構設計，仿真驗證和MIMIC測試。

參與PCIeGen5EP/RPIP的架構設計，仿真驗證，FPGA測試，回歸測試和覆蓋率提升。

參與MIMICPCIeGen6speedbridge和PCIeGen5EP/RPIP的客戶支持。

參與PCIeGen5EP,USB3.1/3.0/2.0host/devicespeedbridge的客戶支持。

參與USBIP的客戶支持。

1）ASIC設計工程師：

1，3年以上ASIC設計工作經驗

2，電子類碩士或者本科

3，精通Verilog，熟悉SystemVerilog

4，有豐富的RTL編寫經驗

5，有PCIE或者UCIE相關的RTL開發硬件

6，有綜合和靜態時序分析經驗的優先

7，熟悉代碼檢查和形式驗證

8，熟悉PCIE/UCIE/USB/DDR/Ethernet等高速接口協議

9，有FPGA原型驗證或者硬件加速仿真經驗的優先

10，良好的溝通和解決問題的能力