崗位職責：

維護和完善數字電路綜合流程。

完成數字電路的時序約束。

提供timingsignoff的標準，并檢查STA結果。

生成自用EDA軟件需要的timingmodel數據。

協作工作，與團隊中的RTL設計工程師、數字后端工程師一起確保設計的準確性和成功交付。

崗位要求：

本科或以上學位，計算機工程、電子工程或相關領域。

2年以上數字電路綜合（SynopsysDesignCompiler）和時序約束經驗。

熟練處理數字電路的時序分析和約束開發。

了解Verilog和SystemVerilogRTL設計語言和流程。

了解數字電路后端流程，如ICC2、Innovus、PrimeTime等。

了解物理設計和布局布線的基礎知識。

了解DFT的基礎知識和設計要求。

掌握腳本工具（如Tcl，Perl）的經驗。

有FPGA，高速接口設計（例如DDR，PCIe，Ethernet，Serdes）優先。

有良好的團隊合作和溝通能力，能夠與團隊中的其他工程師協作。

具有解決問題和尋找創新解決方案的能力。

具有良好的英語口語和寫作能力，能夠與海外同事合作